Verilogで回路を書いていたり。。。

昨晩は、どうしてもVerilogでの回路設計を終わらせたかったので、
大学に泊まり込んで作業をしていた。
結局、最後まではできなかったんだけど、一番面倒なところの
作業は終わったので、後は、配線を確認したり、タイミングを
確認したりするくらい。明日、明後日ぐらいには終わらせたい。

昨晩はあまり寝ていなかったので、今日はさっさと寝よう。。。
ただ、28日締切りの原稿があるので、それの修正をしながらかな。。。

Posted at : 2009-12-25 23:49:36 / Category : none